PROTOTIPAGEM RÁPIDA DE MÓDULOS DE HARDWARE PARA UM AMBIENTE DE PROJETO CONJUNTO DE HW-SW

Resumo

Este trabalho discute a capacidade lógica especificada para Dispositivos Lógicos Programáveis (PLD's), comerciais (EPLDs da Altera Corp. e FPGAs da Xilinx lnc.), em relação a alternativa gate array, comparando circuitos lógicos genéricos e circuitos específicos para benchmark em termos de sua complexidade, esta expressa em portas lógicas equivalentes. Os resultados preliminares indicam uma surpreendente discrepância entre a contagem de portas lógicas nas metodologias de projeto gate array e PLD, inclusive, não havendo uma proporção entre estes valores. Circuitos digitais de cerca de 2500 portas em gate array podem atingir, no ambiente Altera, contagens estimadas na faixa de 3113 a 5363 portas equivalentes, correspondendo a um aumento de 25% a 115%. No ambiente Xilinx, obteve-se contagens estimadas na faixa de 3672 a 7938, ou seja, 47% a 217%. Por outro lado, no sentido inverso de implementação, circuitos inicialmente projetados em FPGAs, quando passados para gate array, sofrem uma redução da contagem de portas lógicas de cerca de 60%. Portanto, não se pode estimar a complexidade de circuitos projetados em PLDs com base apenas no produto taxa de utilização x capacidade lógica do componente. A transformação de um PLD em gate array é certamente beneficiada pela menor contagem de portas lógicas resultante. Estes resultados podem ser utilizados na definição de alternativas de implementação de ASIC's (Application Specific lntegrated Circuits), para um sistema de Projeto Conjunto de Hardware-Software, presentemente sob estudo.